Changeset 76cec1e in mainline for arch/mips


Ignore:
Timestamp:
2005-07-15T21:57:30Z (20 years ago)
Author:
Jakub Jermar <jakub@…>
Branches:
lfn, master, serial, ticket/834-toolchain-update, topic/msim-upgrade, topic/simplify-dev-export
Children:
b4a4c5e3
Parents:
e41c47e
Message:

Huge indentation fix.

Location:
arch/mips
Files:
9 edited

Legend:

Unmodified
Added
Removed

  • arch/mips/_link.ld

    re41c47e r76cec1e  
    3232        . = ABSOLUTE(hardcoded_ktext_size);
    3333        .patch_1 : {
    34                 LONG(ktext_end - ktext_start);
     34                LONG(ktext_end - ktext_start);
    3535        }
    3636
    3737        . = ABSOLUTE(hardcoded_kdata_size);
    3838        .patch_2 : {
    39                 LONG(kdata_end - kdata_start);
     39                LONG(kdata_end - kdata_start);
    4040        }
    4141
    4242        . = ABSOLUTE(hardcoded_load_address);
    4343        .patch_3 : {
    44                 LONG(0x80000000);
     44                LONG(0x80000000);
    4545        }
    4646

  • arch/mips/boot/boot.s

    re41c47e r76cec1e  
    3636        # move 0x80000000 to reg $8
    3737        lui $8, 0x8000
    38    
     38
    3939        # prepare stack
    4040        lui $29, 0x8100
    41    
     41
    4242        j $8
    4343        nop

  • arch/mips/include/context.h

    re41c47e r76cec1e  
    3636
    3737struct context {
    38     __u32 r0;
    39     __u32 r1;
    40     __u32 r2;
    41     __u32 r3;   
    42     __u32 r4;
    43     __u32 r5;
    44     __u32 r6;
    45     __u32 r7;   
    46     __u32 r8;
    47     __u32 r9;
    48     __u32 r10;
    49     __u32 r11;   
    50     __u32 r12;
    51     __u32 r13;
    52     __u32 r14;
    53     __u32 r15;   
    54     __u32 r16;
    55     __u32 r17;
    56     __u32 r18;
    57     __u32 r19;   
    58     __u32 r20;
    59     __u32 r21;
    60     __u32 r22;
    61     __u32 r23;   
    62     __u32 r24;
    63     __u32 r25;
    64     __u32 r26;
    65     __u32 r27;   
    66     __u32 r28;
    67     __u32 sp;
    68     __u32 r30;
    69     __u32 pc;
    70     __u32 pri;
     38        __u32 r0;
     39        __u32 r1;
     40        __u32 r2;
     41        __u32 r3;
     42        __u32 r4;
     43        __u32 r5;
     44        __u32 r6;
     45        __u32 r7;
     46        __u32 r8;
     47        __u32 r9;
     48        __u32 r10;
     49        __u32 r11;
     50        __u32 r12;
     51        __u32 r13;
     52        __u32 r14;
     53        __u32 r15;
     54        __u32 r16;
     55        __u32 r17;
     56        __u32 r18;
     57        __u32 r19;
     58        __u32 r20;
     59        __u32 r21;
     60        __u32 r22;
     61        __u32 r23;
     62        __u32 r24;
     63        __u32 r25;
     64        __u32 r26;
     65        __u32 r27;
     66        __u32 r28;
     67        __u32 sp;
     68        __u32 r30;
     69        __u32 pc;
     70        __u32 pri;
    7171};
    7272

  • arch/mips/include/cpu.h

    re41c47e r76cec1e  
    3535
    3636struct cpu_arch {
    37         int imp_num;
    38         int rev_num;
     37        int imp_num;
     38        int rev_num;
    3939};
    4040       

  • arch/mips/include/mm/page.h

    re41c47e r76cec1e  
    6060#define PTL3_INDEX_ARCH(vaddr)  (((vaddr)>>14)&0xfff)
    6161
    62 #define GET_PTL0_ADDRESS_ARCH()                 (PTL0)
     62#define GET_PTL0_ADDRESS_ARCH()                 (PTL0)
    6363#define SET_PTL0_ADDRESS_ARCH(ptl0)             (PTL0 = (pte_t *)(ptl0))
    6464
    65 #define GET_PTL1_ADDRESS_ARCH(ptl0, i)          (((pte_t *)(ptl0))[(i)].pfn<<14)
    66 #define GET_PTL2_ADDRESS_ARCH(ptl1, i)          (ptl1)
    67 #define GET_PTL3_ADDRESS_ARCH(ptl2, i)          (ptl2)
    68 #define GET_FRAME_ADDRESS_ARCH(ptl3, i)         (((pte_t *)(ptl3))[(i)].pfn<<14)
     65#define GET_PTL1_ADDRESS_ARCH(ptl0, i)          (((pte_t *)(ptl0))[(i)].pfn<<14)
     66#define GET_PTL2_ADDRESS_ARCH(ptl1, i)          (ptl1)
     67#define GET_PTL3_ADDRESS_ARCH(ptl2, i)          (ptl2)
     68#define GET_FRAME_ADDRESS_ARCH(ptl3, i)         (((pte_t *)(ptl3))[(i)].pfn<<14)
    6969
    7070#define SET_PTL1_ADDRESS_ARCH(ptl0, i, a)       (((pte_t *)(ptl0))[(i)].pfn = (a)>>14)
    … …  
    7373#define SET_FRAME_ADDRESS_ARCH(ptl3, i, a)      (((pte_t *)(ptl3))[(i)].pfn = (a)>>14)
    7474
    75 #define GET_PTL1_FLAGS_ARCH(ptl0, i)            get_pt_flags((pte_t *)(ptl0), (index_t)(i))
    76 #define GET_PTL2_FLAGS_ARCH(ptl1, i)            PAGE_PRESENT
    77 #define GET_PTL3_FLAGS_ARCH(ptl2, i)            PAGE_PRESENT
    78 #define GET_FRAME_FLAGS_ARCH(ptl3, i)           get_pt_flags((pte_t *)(ptl3), (index_t)(i))
     75#define GET_PTL1_FLAGS_ARCH(ptl0, i)            get_pt_flags((pte_t *)(ptl0), (index_t)(i))
     76#define GET_PTL2_FLAGS_ARCH(ptl1, i)            PAGE_PRESENT
     77#define GET_PTL3_FLAGS_ARCH(ptl2, i)            PAGE_PRESENT
     78#define GET_FRAME_FLAGS_ARCH(ptl3, i)           get_pt_flags((pte_t *)(ptl3), (index_t)(i))
    7979
    8080#define SET_PTL1_FLAGS_ARCH(ptl0, i, x)         set_pt_flags((pte_t *)(ptl0), (index_t)(i), (x))

  • arch/mips/src/cpu/cpu.c

    re41c47e r76cec1e  
    4040        char *model;
    4141} imp_data[] = {
    42     { "Invalid", "Invalid" },   /* 0x00 */
    43     { "MIPS", "R2000" },        /* 0x01 */
    44     { "MIPS", "R3000" },        /* 0x02 */
    45     { "MIPS", "R6000" },        /* 0x03 */
    46     { "MIPS", " R4000/R4400" }, /* 0x04 */
    47     { "LSI Logic", "R3000" },   /* 0x05 */
    48     { "MIPS", "R6000A" },       /* 0x06 */
    49     { "IDT", "3051/3052" },     /* 0x07 */
    50     { "Invalid", "Invalid" },   /* 0x08 */
    51     { "MIPS", "R10000/T5" },    /* 0x09 */
    52     { "MIPS", "R4200" },        /* 0x0a */
    53     { "Unknown", "Unknown" },   /* 0x0b */
    54     { "Unknown", "Unknown" },   /* 0x0c */
    55     { "Invalid", "Invalid" },   /* 0x0d */
    56     { "Invalid", "Invalid" },   /* 0x0e */
    57     { "Invalid", "Invalid" },   /* 0x0f */
    58     { "MIPS", "R8000" },        /* 0x10 */
    59     { "Invalid", "Invalid" },   /* 0x11 */
    60     { "Invalid", "Invalid" },   /* 0x12 */
    61     { "Invalid", "Invalid" },   /* 0x13 */
    62     { "Invalid", "Invalid" },   /* 0x14 */
    63     { "Invalid", "Invalid" },   /* 0x15 */
    64     { "Invalid", "Invalid" },   /* 0x16 */
    65     { "Invalid", "Invalid" },   /* 0x17 */
    66     { "Invalid", "Invalid" },   /* 0x18 */
    67     { "Invalid", "Invalid" },   /* 0x19 */
    68     { "Invalid", "Invalid" },   /* 0x1a */
    69     { "Invalid", "Invalid" },   /* 0x1b */
    70     { "Invalid", "Invalid" },   /* 0x1c */
    71     { "Invalid", "Invalid" },   /* 0x1d */
    72     { "Invalid", "Invalid" },   /* 0x1e */
    73     { "Invalid", "Invalid" },   /* 0x1f */
    74     { "QED", "R4600" },         /* 0x20 */
    75     { "Sony", "R3000" },        /* 0x21 */
    76     { "Toshiba", "R3000" },     /* 0x22 */
    77     { "NKK", "R3000" }          /* 0x23 */
     42        { "Invalid", "Invalid" },       /* 0x00 */
     43        { "MIPS", "R2000" },            /* 0x01 */
     44        { "MIPS", "R3000" },            /* 0x02 */
     45        { "MIPS", "R6000" },            /* 0x03 */
     46        { "MIPS", " R4000/R4400" },     /* 0x04 */
     47        { "LSI Logic", "R3000" },       /* 0x05 */
     48        { "MIPS", "R6000A" },           /* 0x06 */
     49        { "IDT", "3051/3052" },         /* 0x07 */
     50        { "Invalid", "Invalid" },       /* 0x08 */
     51        { "MIPS", "R10000/T5" },        /* 0x09 */
     52        { "MIPS", "R4200" },            /* 0x0a */
     53        { "Unknown", "Unknown" },       /* 0x0b */
     54        { "Unknown", "Unknown" },       /* 0x0c */
     55        { "Invalid", "Invalid" },       /* 0x0d */
     56        { "Invalid", "Invalid" },       /* 0x0e */
     57        { "Invalid", "Invalid" },       /* 0x0f */
     58        { "MIPS", "R8000" },            /* 0x10 */
     59        { "Invalid", "Invalid" },       /* 0x11 */
     60        { "Invalid", "Invalid" },       /* 0x12 */
     61        { "Invalid", "Invalid" },       /* 0x13 */
     62        { "Invalid", "Invalid" },       /* 0x14 */
     63        { "Invalid", "Invalid" },       /* 0x15 */
     64        { "Invalid", "Invalid" },       /* 0x16 */
     65        { "Invalid", "Invalid" },       /* 0x17 */
     66        { "Invalid", "Invalid" },       /* 0x18 */
     67        { "Invalid", "Invalid" },       /* 0x19 */
     68        { "Invalid", "Invalid" },       /* 0x1a */
     69        { "Invalid", "Invalid" },       /* 0x1b */
     70        { "Invalid", "Invalid" },       /* 0x1c */
     71        { "Invalid", "Invalid" },       /* 0x1d */
     72        { "Invalid", "Invalid" },       /* 0x1e */
     73        { "Invalid", "Invalid" },       /* 0x1f */
     74        { "QED", "R4600" },             /* 0x20 */
     75        { "Sony", "R3000" },            /* 0x21 */
     76        { "Toshiba", "R3000" },         /* 0x22 */
     77        { "NKK", "R3000" }              /* 0x23 */
    7878};
    7979

  • arch/mips/src/interrupt.c

    re41c47e r76cec1e  
    3636pri_t cpu_priority_high(void)
    3737{
    38     pri_t pri = (pri_t) cp0_status_read();
    39     cp0_status_write(pri & ~cp0_status_ie_enabled_bit);
    40     return pri;
     38        pri_t pri = (pri_t) cp0_status_read();
     39        cp0_status_write(pri & ~cp0_status_ie_enabled_bit);
     40        return pri;
    4141}
    4242
    4343pri_t cpu_priority_low(void)
    4444{
    45     pri_t pri = (pri_t) cp0_status_read();
    46     cp0_status_write(pri | cp0_status_ie_enabled_bit);
    47     return pri;
     45        pri_t pri = (pri_t) cp0_status_read();
     46        cp0_status_write(pri | cp0_status_ie_enabled_bit);
     47        return pri;
    4848}
    4949
    5050void cpu_priority_restore(pri_t pri)
    5151{
    52     cp0_status_write(cp0_status_read() | (pri & cp0_status_ie_enabled_bit));
     52        cp0_status_write(cp0_status_read() | (pri & cp0_status_ie_enabled_bit));
    5353}
    5454
    5555pri_t cpu_priority_read(void)
    5656{
    57     return cp0_status_read();
     57        return cp0_status_read();
    5858}
    5959
    … …  
    8585                                case 7: /* Timer Interrupt */
    8686                                        cp0_compare_write(cp0_compare_value); /* clear timer interrupt */
    87                                     /* start counting over again */
    88                                         cp0_count_write(0);                                 
     87                                        /* start counting over again */
     88                                        cp0_count_write(0);
    8989                                        clock();
    9090                                        break;

  • arch/mips/src/mips.c

    re41c47e r76cec1e  
    3838         */
    3939        cp0_status_write(cp0_status_read() & ~(cp0_status_bev_bootstrap_bit|cp0_status_erl_error_bit));
    40    
     40
    4141        /*
    4242         * Unmask hardware clock interrupt.
    4343         */
    4444        cp0_status_write(cp0_status_read() | (1<<cp0_status_im7_shift));
    45    
     45
    4646        /*
    4747         * Start hardware clock.

  • arch/mips/src/start.S

    re41c47e r76cec1e  
    5252        j cache_error_handler
    5353        nop
    54    
     54
    5555.org 0x180
    5656exception_entry:
    … …  
    5858        sub $29, STACK_SPACE
    5959        REGISTERS_STORE $29
    60    
     60
    6161        jal exception
    6262        nop
    63    
     63
    6464        REGISTERS_LOAD $29
    6565        add $29, STACK_SPACE
    … …  
    7070        sub $29, STACK_SPACE
    7171        REGISTERS_STORE $29
    72    
     72
    7373        jal tlb_refill
    7474        nop
    75    
     75
    7676        REGISTERS_LOAD $29
    7777        add $29, STACK_SPACE
    78    
     78
    7979        eret
    8080
    … …  
    8585        jal cache_error
    8686        nop
    87    
     87
    8888        REGISTERS_LOAD $29
    8989        add $29, STACK_SPACE
Note: See TracChangeset for help on using the changeset viewer.